9月11日消息，据AZoM报道，台湾阳明交通大学（NYCU）与台积电（TSMC）合作团队在Nature Electronics发表研究，通过重构半导体与绝缘体之间的原子界面，破解了二维（2D）晶体管长期存在的「栅控-迁移率」两难，向未来先进制程迈出关键一步。

晶体管通过栅极控制半导体中的电流，两者之间由栅介质（绝缘层）隔开。随着晶体管尺寸缩小，介质层必须更薄以保持控制力；但二硫化钼（MoS2）等原子级薄半导体表面没有悬挂键，传统绝缘体难以均匀沉积，缺陷与电学相互作用会散射电子、降低载流子迁移率。因此真正的挑战不只是把介质做薄，而是同时兼顾超薄介质、短沟道控制与高迁移率——三者在2D晶体管中难以兼得。

研究团队的方案是在半导体与绝缘体之间构建超薄缓冲层：先在原子级薄MoS2表面沉积0.3纳米厚的铝层，再将其精细氧化为约0.42纳米的氧化铝，形成无针孔、极平滑的连续表面，且几乎不干扰下方半导体。这层看似微不足道的缓冲层发挥双重作用：其一，确保主绝缘材料均匀成膜——没有它，绝缘层无法完整覆盖MoS2，形成薄弱点导致电泄漏；其二，隔绝上方绝缘体对脆弱MoS2的电学扰动，让电子高效流通。

基于该界面工程，团队制得绝缘层等效约1纳米二氧化硅厚度的MoS2晶体管，在极端薄介质下同时实现低漏电、强栅控与高效电子传导及稳定运行。通讯作者、NYCU的张文豪教授表示：「把绝缘体做薄只是挑战的一半，我们还需保护下方的原子级薄半导体。我们的界面设计同时达成两者。」台积电与NYCU的李宗恩指出：「当晶体管组件只有几个原子层厚时，界面不再是边界，而是器件的组成部分。」

工艺路线上，团队采用化学气相沉积（CVD）生长的MoS2而非机械剥离的晶片，更有利于大面积2D半导体的未来放大。不过研究也坦承，距商业化芯片制造仍有距离：当前流程涉及MoS2转移、超高真空沉积与精细氧化控制等复杂步骤，后续需简化并整合进现有半导体产线。这项工作的更大启示在于——当器件逼近原子尺度，材料边界本身成为技术核心，除了寻找新材料，对已有材料的逐原子层界面优化同样是提升晶体管性能的可行路径。 （来源：AZoM）